Quins problemes s'han de tenir en compte en el disseny de la disposició dels díodes TVS als equips de comunicació?

一, control precís de la disposició de la ubicació física
1. Optimització de l'acoblament espacial entre nodes de protecció i fonts d'interferència
Els díodes TVS s'han de desplegar a l'àrea d'intersecció entre línies de senyal i interfícies externes, com ara interfícies USB, ports Ethernet, connectors d'antena, etc. Prenent com a exemple un determinat tipus d'encaminador industrial, el mòdul de protecció TVS de la seva interfície RJ45 no es troba a més de 8 mm de distància del pin del senyal del xip PHY, que subjecta el pols ESD PCB abans d'acoblar-se. Aquesta estratègia de disseny pot reduir l'impacte de la inductància parasitària en la tensió de la pinça. Les dades experimentals mostren que quan la distància entre TVS i la interfície s'escurça de 20 mm a 5 mm, l'amplitud de fluctuació de la tensió de la pinça es pot reduir en un 40%.
2. Desplegament en clúster d'unitats de protecció
A les interfícies de senyal d'alta-velocitat, com ara HDMI 2.1 i PCIe 5.0, es requereix una matriu TVS multi-canal per aconseguir una protecció de parell diferencial. Un cas de disseny d'estació base 5G mostra que el desplegament de xips TVS de 4 canals dins d'un rang de 10 mm de línies de senyal diferencial que entren al PCB, combinat amb la simulació electromagnètica 3D per optimitzar la topologia d'encaminament, redueix la diafonia entre canals per sota de -60 dB. Aquest disseny pot suprimir eficaçment la conversió d'interferències de mode comú a senyals de mode diferencial.
3. Construcció estereoscòpica de nivells de protecció
Per al disseny de PCB multi-capes, s'ha d'establir un sistema de protecció de tres-nivells de "capa de protecció de la capa de protecció de la interfície de la capa de protecció del nucli". El disseny d'un commutador de centre de dades adopta aquesta arquitectura: els televisors empaquetats SMD es desplega a la capa d'interfície, els televisors d'alta potència-empaquetats amb PTH es configuran al pla d'alimentació i es configura una matriu de TVS de baixa capacitat a l'àrea central de la CPU. Aquesta protecció en capes augmenta la taxa d'èxit dels equips que superen la prova de sobretensió IEC 61000-4-5 8/20 μs 6kV fins al 99,7%.
2, Implementació de l'estandardització del disseny de la connexió elèctrica
1. Tractament diferenciat del sistema de posada a terra
El camí de connexió a terra de TVS hauria de seguir el principi de "baixa resistència independent de la proximitat". El disseny d'un determinat mòdul de comunicació de vehicles mostra que el pin de connexió a terra del TVS està connectat directament a la làmina de coure GND interior a través de quatre forats passants, combinat amb una tira de coure curta de 0,5 mm d'ample, per reduir la impedància de posada a terra per sota de 3 m Ω. Per als dispositius amb carcasses metàl·liques, es recomana utilitzar una estructura de "connexió a terra en forma d'estrella", on el pin de presa de terra del TVS està connectat a la columna de presa de terra de la carcassa mitjançant un cable independent per evitar la formació d'un bucle amb la terra digital.
2. Garantia d'integritat del circuit de senyal
En la protecció del senyal diferencial, cal assegurar-se que el pin de posada a terra del TVS formi l'àrea de bucle mínima amb el camí de retorn del senyal. Un disseny de mòdul òptic de 10 Gbps adopta una estructura de "guia d'ona coplanar + protecció TVS", on el xip TVS es desplega directament a sota del parell diferencial i el retorn del senyal s'aconsegueix mitjançant un pla GND interior de 0,2 mm de gruix. Els resultats de la simulació mostren que aquest disseny controla la fluctuació de la impedància diferencial dins d'un ± 5% i augmenta el marge del diagrama d'ulls en un 15%.
3. Disseny redundant de xarxa de protecció
Per als canals de senyal crítics, es recomana adoptar un mecanisme de protecció dual de "protecció principal + protecció auxiliar". Un determinat terminal de comunicació per satèl·lit està dissenyat per desplegar una matriu TVS principal a la part frontal-RF mentre afegeix un TVS auxiliar a l'entrada del mesclador, i els dos estan aïllats elèctricament mitjançant perles magnètiques. Aquest disseny garanteix que el dispositiu mantingui una taxa d'error de 10 ^ -12 quan està sotmès a una descàrrega de contacte IEC 61000-4-2 ± 15 kV.
3, Implementació tècnica de la garantia d'integritat del senyal
1. Control ajustat dels paràmetres paràsits
Els paràmetres d'embalatge de TVS tenen un impacte significatiu en la qualitat del senyal. Una comparació del disseny d'un circuit ADC-d'alta velocitat mostra que l'ús del paquet 0402 TVS (inductància parasitària d'uns 0,5 nH) augmenta el paràmetre S21 en 2 dB en comparació amb el paquet 0603 (inductància parasitària d'1,2 nH). Per als senyals de nivell de GHz, es recomana utilitzar paquets de baixa inductància, com ara DFN i QFN, i optimitzar la disposició del pad mitjançant la simulació de camps electromagnètics 3D per controlar els paràmetres paràsits dins d'un rang acceptable.
2. Coincidència d'impedància de la xarxa de protecció
A les interfícies digitals-d'alta velocitat, les xarxes de protecció TVS han d'aconseguir la concordança d'impedància amb les línies de transmissió. Un disseny d'interfície PCIe 4.0 adopta un esquema de concordança de "resistencia TVS + sèrie", que redueix la impedància del node de protecció de 120 Ω a 100 Ω± 5% ajustant el valor de la resistència. Les proves de reflexió en el domini del temps mostren que aquest disseny redueix la superació del senyal en un 30% i augmenta l'alçada dels ulls en un 25%.
3. Optimització col·laborativa del disseny tèrmic
La dissipació de potència transitòria del TVS provocarà un augment significatiu de la temperatura, afectant el rendiment de protecció. El disseny d'un mòdul TVS-d'alta potència adopta una estructura de dissipació de calor "substrat de coure + tèrmica via". En disposar una matriu tèrmica de 0,3 mm de diàmetre (espai entre forats 1,5 mm) per sota del xip, la temperatura de la unió es redueix en 20 graus. Per a aplicacions de protecció multi-canal, es recomana adoptar un disseny de "disposició esglaonada + ranura d'aïllament tèrmic" per evitar la degradació del rendiment causada per l'acoblament tèrmic.
4, Paradigma de disseny per a escenaris d'aplicació típics
1. Disposició de protecció del port d'alimentació
En els circuits de conversió AC-DC, els TVS s'han de desplegar després del pont rectificador i abans del condensador de filtrat. Un determinat disseny de font d'alimentació de comunicació adopta una estructura de "filtrat de tipus π - + TVS", amb TVS connectats en paral·lel a l'extrem d'entrada i condensadors X/Y per aconseguir una protecció multi-nivell. Les dades de la prova mostren que aquest disseny augmenta la relació de supressió d'interferències en mode comú en 30 dB i la relació de supressió d'interferències en mode diferencial en 25 dB.
2. Disposició de protecció frontal-RF
Per a les estacions base 5G NR, els TVS s'han de desplegar abans de l'amplificador de baix soroll (LNA) i adoptar un esquema de protecció híbrid de "limitador + TVS". Un disseny d'estació base macro mostra que el xip TVS es desplega 15 mm darrere del port de l'antena i s'utilitza un limitador per aconseguir un rang de protecció dinàmic de -10 dBm a +25dBm. Aquest disseny controla la degradació de la sensibilitat de recepció dins de 0,5 dB.
3. Disseny de la protecció de la interfície digital-d'alta velocitat
A la interfície Ethernet 100G, la protecció TVS s'ha de dissenyar juntament amb el Retimer. El disseny d'un interruptor de centre de dades adopta una estructura de "matriu TVS + estrangulació en mode comú", desplegant TVS a l'entrada del temporitzador de re i ajustant la inductància de la bobina d'obstrucció (100nH@100MHz) Aconseguiu un equilibri entre la protecció i la integritat del senyal. Les proves han demostrat que aquest disseny manté constantment una taxa d'error per sota de 10 ^ -15.
5, Metodologia de validació i optimització
1. Sistema de verificació de simulació
Establir una plataforma de verificació multidimensional consistent en simulació de circuits SPICE, simulació electromagnètica 3D i simulació tèrmica. Es va optimitzar un disseny de mòduls de comunicació per a la disposició de TVS mitjançant la simulació Ansys HFSS, donant lloc a un augment del 40% de l'eficiència de protecció ESD; Verifiqueu la integritat del senyal mitjançant la simulació Cadence Sigrity per garantir una taxa d'aprovació del 100% per a les plantilles de diagrames d'ulls.
2. Procés i verificació
Desenvolupar un mecanisme de validació dual de "proves de laboratori+proves-in situ". Les proves de laboratori haurien de cobrir els estàndards de la sèrie IEC 61000-4, i les proves in situ s'han de centrar a verificar el rendiment de protecció en entorns electromagnètics complexos. Un determinat equip de comunicació de trànsit ferroviari va recopilar més de 2000 conjunts de dades d'esdeveniments ESD mitjançant proves reals a 10 estacions típiques i va optimitzar contínuament el pla de protecció.
3. Anàlisi del mode de fallada
Establiu una base de dades de fallades de TVS i realitzeu anàlisis de causes arrel en modes de fallada com ara circuit obert, curtcircuit i fuites. Un cas determinat mostra que la taxa de fallada causada per les esquerdes dels coixinets de TVS representa el 35%. En optimitzar el disseny de la pila de PCB i el procés de soldadura, la taxa de fallada d'aquest tipus s'ha reduït per sota del 0,5%.
https://www.trrsemicon.com/transistor/voltage-regulators/surface-mount-super-fast-recovery-rectifier.html